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CDM（Charged Device Model）作為一種獨特的ESD（Electrostatic Discharge）模擬方式，與HBM（Human Body Model）和MM（Machine Model）有所區別。此模型專注于模擬電子設備在生產或物流環節中積累的靜電，在接觸地面或其他導電物體時引發的快速電荷釋放現象。CDM放電事件的特點是極其迅速的電流上升階段，通常在0.1至0.5納秒之間，整個放電過程大約持續6至8納秒，其電流峰值相較于HBM模型在相同ESD條件下可達到數倍之高。

CDM測試裝置

CDM測試裝置主要由一個與高壓電源相連的充電板Field Plate和一個接地的Pogo pin構成，Pogo pin能夠在待測IC（DUT）的引腳間移動，以模擬實際的ESD事件。圖1展示了實際的測試模塊，而圖2則為等效電路圖，其中CDUT代表DUT與場板之間的電容，CDG代表DUT與地平面之間的電容，CFG代表場板與地平面之間的電容。

圖1：實際測試各模塊

圖2：等效電路

（CDUT是DUT和場板間的電容，CDG是DUT和地平面間的電容，CFG是場板和地平面間電容。）

CDM測試規范

在CDM測試規范統一化之前，存在多個參考標準，包括JESD22-C101、ESDA S5.3.1、AEC Q100-011和EIAJ ED-4701/300-2等，這些標準在校準平臺、示波器帶寬和波形驗證參數等方面存在差異。

技術進步帶來了晶體管性能的提升和更高的IO性能需求。隨著IC芯片對高速IO的需求增加，以及在單一封裝中集成更多功能的趨勢，封裝尺寸的增加對維持JEP157中推薦的CDM放電級別提出了挑戰。考慮到不同測試設備的充電電阻差異，ESD協會（ESDA）在2020年的路線圖中建議可能需要重新評估CDM放電目標級別。

圖3：歷年來CDM放電的目標級別

圖4：CDM ESD目標級別的分布預期的變化

CDM測試標準調整的原因

JEP157標準中對CDM放電能力要求的降低反映了幾個關鍵因素：

1. IC元件引腳數量和封裝尺寸的顯著增加

在固定的預充電壓下，限制了芯片的CDM放電能力，尤其是封裝尺寸。引腳數量和封裝尺寸的增加意味著IC能夠存儲更多的電荷，導致CDM放電時峰值電流迅速上升。因此，在相同的峰值電流限制下，引腳數量和尺寸的增加會導致CDM能力的降低。

2. IC工藝技術的進步導致CDM放電能力的降低

隨著工藝尺寸的縮小，CDM放電能力顯著降低。工藝尺寸的縮小使得有源器件變得更小、更脆弱，金屬互連變得更薄、電阻性增加，降低了ESD保護電路的魯棒性。這使得在相同的電流水平下，實現CDM保護變得更加困難。

3. 隨著高速數字、射頻模擬和其他性能敏感引腳的混合信號IC變得更加普遍，對ESD保護提出了新的要求

在高頻電路中，直接將ESD保護器件連接到I/O引腳可能會導致射頻功能的顯著降低，因此需要將射頻保護結構與核心電路隔離。這通常通過在ESD保護器件和引腳之間插入并聯電感/電容網絡來實現，該網絡在低頻ESD事件中提供接近零的阻抗，在正常高頻操作中提供高阻抗。致力于為客戶提供專業的ESD測試服務，幫助他們理解和評估其產品在面對靜電放電時的表現，并提供針對性的解決方案，以確保其產品具有足夠的可靠性和穩定性。