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嘉峪檢測網 2025-04-14 18:41
1、問題現象描述
某款產品在3米法電波暗室進行輻射（RE）發射測試時,發現多個頻點余量不滿足6dB管控要求，具體測試數據如下：
圖1：輻射發射測試數據
2、問題原因分析
通過頻譜分析儀近場探頭分析定位到干擾頻點來自于SPI Flash時鐘信號的高次諧波干擾，深入分析發現SPI Flash時鐘信號回流主芯片的參考地存在嚴重的分割情況，造成時鐘信號回流面積變大，引起輻射發射測試超標。
圖2：SPI Flash芯片PCB Layout圖（修改前）
3、問題解決方案
修改PCB Layout，調整SPI Flash時鐘信號參考地平面，使之參考地平面保持完整性，并優化SPI Flash芯片其它信號布線，時鐘信號兩側包地隔離串擾。
圖3：SPI Flash芯片PCB Layout圖（修改后）
PCB Layout修改后，回板重新測試輻射發射，其結果滿足6dB余量管控標準的要求，具體測試數據如下：
圖4：SPI Flash芯片供電電源引腳頻譜圖
4、案例思考與啟示
SPI Flash芯片時鐘信號工作頻率及高次諧波頻率的輻射發射問題，在電子產品中是經常遇到。大部分工程師首先想到的是降低信號幅度，增加濾波電路，費了九牛二虎之力發現效果還不理想，往往是求解無門。即使是增加濾波電路勉強解決輻射發射問題，回頭發現信號質量又不滿足設計要求，被問題搞的焦頭爛額，束手無策。
SPI Flash信號參考完整性的問題卻容易被工程師們忽略，保持時鐘信號參考完整性是解決輻射發射問題的殺手锏之一，本案例就深刻的詮釋是參考完整性的重要性，且能夠保證對策的低成本，還能夠信號的高質量。
產生原因
• 芯片自身特性：芯片工作時會產生高頻信號，如時鐘信號、PWM脈沖信號及其諧波等，這些信號在環路中流動形成差模信號，若環路面積較大，信號頻率較高，就會產生較強的輻射。此外，數據速率越高，寄生容性負載充電和放電越頻繁，總平均電流增大，快速壓擺率還會包含高頻成分，導致發射加劇。
• 布局布線不合理：例如晶振距離板邊太近，易導致晶振輻射雜訊；晶振下方有布信號線，會使信號線耦合晶振的諧波雜訊；濾波器件未按照信號流向排布，濾波效果變差。電源、地的布線存在地環路，或電源及對應地構成的回路面積較大；差分信號線對未同層、等長、并行走線，保持阻抗不一致；時鐘等關鍵信號線未布內層，未加屏蔽地線或與其他布線間距不滿足3W原則等。
• 濾波防護不足：接口信號的濾波、防護和隔離等器件未靠近接口連接器放置；電源模塊、濾波器、電源防護器件未靠近電源的入口放置，電源的輸入線較長，輸入輸出交叉走線。
• 屏蔽措施不到位：機箱沒有屏蔽性能，或屏蔽層端接不良；屏蔽機箱上面的縫隙和空洞未處理好；整機鈑金接地、鈑金搭接未處理好。
測試方法
• 仿真測試：在產品設計初期，借助電磁仿真軟件對芯片、PCB板等進行建模與分析，獲取不同位置的頻譜曲線及電場分布圖。通過對比仿真與實測結果，優化仿真模型，提高仿真結果的精確度。
• 實測方法：將被測設備（EUT）置于電磁屏蔽暗室中，按照標準要求設置測試條件，使用場強探頭、頻譜儀等設備測量EUT在不同工作模式下的輻射發射情況。測試先用峰值檢波器預掃，測試結果以準峰值為準。
解決措施
• 優化設計：在元器件布局階段，合理安排強輻射器件或敏感器件的位置，如晶體、晶振等應遠離單板拉手條、連接器，濾波電容靠近IC的電源管腳放置等。在PCB布線階段，注意電源、地的布線處理，優化差分信號線對、關鍵信號線的走線方式。
• 采用低能量信號：盡可能對信號器件使用更低的電源電壓，以減少通信信號中的能量，從而降低環境中的輻射能量。
• 使用抗輻射技術：如展頻技術，通過改變信號的頻率分布，降低單頻點的輻射強度。
• 加強屏蔽和濾波：對強輻射晶振使用擴頻手段；對網口、USB口等端口進行濾波；使用屏蔽電纜，處理好屏蔽層端接和屏蔽機箱縫隙等問題。
注意事項
• 仿真方法無法預測到諧波以及一些雜波的存在，實際測試時，頻譜儀的讀數可能會隨近場探頭位置以及角度的變化發生輕微偏移，導致測試結果存在一定的誤差。
• 測試時要選擇EUT輻射騷擾場強最差模式，因為EUT工作電流電壓、負載情況、技術參數設置等均可能影響其輻射騷擾場強測試結果。
來源：Internet
